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基于FPGA的PCI总线接口设计

发布时间:2020-06-30 22:29:28 阅读: 来源:录音笔厂家

在现代数据采集及处理系统中,isa、eisa、mca等扩展总线已无法适应高速数据传输的要求,而pci局部总线以其优异性价比和适应性成为大多数系统的主流总线。 pci总线特点 pci总线宽度32位,可升级到64位;最高工作频率33mhz,支持猝发工作方式,使传输速度更高;低随机访问延迟(对从总线上的主控寄存器到从属寄存器的写访问延迟为60ns);处理器/内存子系统能力完全一致;隐含的中央仲裁器;多路复用体系结构减少了管脚数和pci部件;给于isa、eisa、mac系统的pci扩展板,减少了用户的开发成本;对pci扩展卡及元件能够自动配置,实现设备的即插即用;处理器独立,不依赖任何cpu,支持多种处理器及将来更高性能的处理器;支持64位地址;多主控制允许任何pci主设备和从设备之间进行点对点访问;pci提供数据和地址的奇偶校验功能,保证了数据的完整性和准确性。

本文引用地址: pci接口开发现状 目前开发pci接口大体有两种方式,一是使用专用的pci接口芯片,可以实现完整的pci主控模块和目标模块接口功能,将复杂的pci总线接口转换为相对简单的用户接口。用户只要设计转换后的总线接口即可,缩短了开发周期,缺点是用户可能只用到部分pci接口功能,这样造成了一定的逻辑资源浪费,也缺乏灵活性,很可能增加板上的组件,导致产品成本的增加和可靠性的降低。二是使用可编程器件,采用fpga的优点在于其灵活的可编程性,首先pci接口可以依据插卡功能进行最优化,而不必实现所有的pci功能,这样可以节约系统的逻辑资源。而且,用户可以将pci插卡上的其他用户逻辑与pci接口逻辑集成在一个芯片上,实现紧凑的系统设计。当系统升级时,只需对可编程器件重新进行逻辑设计,而无需更新pcb版图。现在已经有越来越多的用户使用可编程器件如fpga、cpld等进行pci设备的开发。 本文所论述的pci接口控制器是作为一个转换接口工作于pci总线与用户设备之间,也可以认为其主要功能是起一个桥梁作用,完成用户设备与pci总线间的信息传送。

pci接口设计 在pci板卡的设计中,核心设计有时序控制和配置空间两部分。时序控制保证了板卡能按正常的pci时序工作,配置空间部分保证了板卡的即插即用功能。在进行fpga设计时本设计使用的软件是altera的max+plusii,开发芯片是epf10k20rc240-3。 ● pci接口配置空间的实现 pci总线定义了3种物理地址空间,分别是存储器地址空间、i/o地址空间和配置地址空间。 配置空间是pci所特有的一种空间,其目的在于提供一套适当的配置措施,使之满足现行的和可预见的系统配置机构。配置空间是一长度为256字节并且有特定记录结构的地址空间,可以在系统自举时访问,也可在其他时间访问。该空间分为首部区和设备有关区两部分,设备在每个区中只须实现必要的和与之相关的寄存器。配置空间的基地址寄存器提供了一种为设备指定存储空间或i/o空间的机制。操作系统在启动的时候要判断系统中有多少存储器、系统中的i/o设备需要多少地址空间,然后根据得到的结果,自动配置系统的存储空间和i/o空间,实现设备无关管理。在本设计中,那些只读的配置寄存器通过硬件连线到相应的值,因而不占用宏单元。通过配置寄存器,配置软件可了解目标设备的存在、功能及配置要求。 (1)厂商id:此16位的只读寄存器定义了设备的生产厂商,可以使用mach芯片最初的生产厂商-amd公司的id值1022。 (2)设备id:该值由生产厂商分配以识别其产品,可为除00000000h和0ffffffffh中的任意值。 (3)命令寄存器:此寄存器控制了设备响应pci访问的能力。位1、6、8在本设计中被实现。本设计要求实现对存储空间的访问,位1设置为1,则设备响应pci对存储器访问;位6控制了设备对奇偶校验错误的响应;当位8被设置为1时,设备能够驱动serr线,0则禁止设备的serr输出驱动器。在这里当系统复位后,位1、6、8被设置为0。 (4)状态寄存器:此寄存器记录了pci相关事件的信息。在本系统中,位9、10、11、14、15被设计实现。位10∶9为设备选择(devsel#)定时,00b为慢速,01b为中速,10b为快速,11b保留。本设计这两位被硬件连线为01b。当目标设备失败时,位11被设置为1,当发生系统错误时位14置1,发生奇偶校验错误时位15置1。 (5)基地址寄存器:该寄存器用来映射设备的存储器地址空间,与设备地址空间大小相应的低位被强制为0,因此在配置写交易中,配置软件通过对这个寄存器的所有位写1,然后再读出该寄存器的值来决定设备存储器所占用的地址范围。位0用来定义设备是存储器映射还是i/o映射,在本设计中,位0被设为低以表明目标设备为存储器映射的。 如需要256字节的存储空间,配置软件写入0ffffffffh,本设备送出0ffffff00h,而配置软件再次写入基地址寄存器的值与本设备的0ffffff00h相与的结果就是基地址值,如配置软件再次写入0cd000000h则基地址值为0cd000000h。 (6)类代码寄存器:这个24位的只读寄存器用来说明设备的基本功能和它的可编程接口。这里,此寄存器被强制为018000h,即设备为大容量存储控制器。 (7)首部类型寄存器:这个只读寄存器的位0~6定义了首部格式,位7说明了设备为单功能还是多功能。首部类型1为pci-pci桥定义,首部类型2则用于pci cardbus桥。在本设计中寄存器被强制为0来显示其为单功能设备且首部类型为0。

● 时序控制 ---在时序控制程序中采用状态机模型来实现不同时序的转换。各种命令、数据交换、控制均在状态机的管理下进行工作。pci总线上的信号是并行工作的,因此,对应每个状态必须明确其执行的任务。这些任务要用vhdl的进程语句来描述所发生的事件。本设计中的状态机共使用了6种状态,它以从设备响应状况为依据,主要以devsel#信号和trdy#信号的状况为依据。状态机如图1所示,分别对应空闲状态(此状态devsel#、trdy#和stop#以及其他输出信号为高阻态);准备状态、devsel#和trdy#均为高电平状态,devsel#为低电平且trdy#为高电平状态,devsel#和trdy#均为低电平状态;操作结束状态(此状态使devsel#、trdy#和stop#维持一个周期高电平)。本系统接到复位信号后对系统进行复位,然后转入空闲状态,在空闲状态中采样总线,并根据总线的变化来决定下一个时钟上升沿后状态机转入何种状态,这些时序和程序中用到的信号都是基本且必须的,在进行开发时可以根据需要增添必要的状态和信号,vhdl对状态机的描述如下。

type pci_state is (idle, ready, devtrdyhi, devlotrdyhi, devtrdylo, oprover); signal c_state :pci_state; idle为空闲状态;ready为准备状态;devtrdyhi表示devsel#和trdy#均为高电平状态;devlotrdyhi表示devsel#为低电平且trdy#为高电平状态;devtrdylo表示devsel#和trdy#均为低电平状态;oproverr表示操作结束状态。 程序如下。 process(pci_rst,pci_clk) begin if pci_rst = 0 then c_state if pci_frame_l=1 and pci_irdy_l=1 then c_state if pci_frame_l=1 and pci_irdy_l=1 then c_state if pci_frame_l=1 and pci_irdy_l=1 then c_state if pci_frame_l=1 and pci_irdy_l=1 then c_state if pci_frame_l=1 and pci_irdy_l=1 then c_state c_state c_state <= idle; end case; end if; end process; 下一步应列出每个状态所对应的并发事件,写出相关的进程。进程语句是一个并行语句,它定义进程被激活时将要执行的特定行为。例如,在ready状态时,就要判断从主设备方发来的地址信息是否与从设备地址相同,因此要写出地址比较进程。 address_compare:process(pci_rst,pci_clk),主要内容是对地址译码,判断地址是否在从设备空间,如果在此空间则可做下一步动作,否则不做其他动作。 从以上分析过程可以得到整个设计思路如下:在时钟的上升沿采样frame#、地址和命令,如果frame#有效则译码地址和命令,如果总线命令为011x,并且总线上的地址在目标地址范围内,表明这是对本设备的存储器操作;或者总线命令为101x,且idsel信号有效,表明这是对本设备配置空间的操作。在这两种情况下,根据总线命令的最后一位确定是读操作还是写操作,有效devsel#和trdy#信号,开始数据传输;并在传输过程中采样frame#和irdy#信号,确认最后一个数据周期,无效devsel#和trdy#信号,结束数据传输。 通过以上设计,在max+plusii环境下的其中一组模拟结果如图2所示。 结束语 本文给出了在pci总线上利用fpga技术设计pci总线接口的设计方案。利用这项技术可以将自己的的算法技术和一些软件做成硬件,固化到卡上,这样既提高了运行速度,也可以保护知识产权。

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